Ein Ubersetzungsverfahren von Verilog-Kausalspezifikationen in Signalflankengraph-basierte Spezifikationen zum Entwurf asynchroner Schaltwerke.
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Ein Ubersetzungsverfahren von Verilog-Kausalspezifikationen in Signalflankengraph-basierte Spezifikationen zum Entwurf asynchroner Schaltwerke.
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