Parallelisierung des Viterbi-Decoders: Algorithmus und VLSI-Architektur. | D2R Server publishing the DBLP Bibliography Database, hosted at L3S Research Center

Property	Value
dcterms:bibliographicCitation	<http://dblp.uni-trier.de/rec/bibtex/phd/dnb/Fettweis90>
dc:creator	<https://dblp.l3s.de/d2r/resource/authors/Gerhard_P._Fettweis>
foaf:homepage	<https://d-nb.info/920980015>
dc:identifier	DBLP phd/dnb/Fettweis90 (xsd:string)
dc:identifier	ISBN 978-3-18-144410-8 (xsd:string)
swrc:isbn	ISBN 978-3-18-144410-8 (xsd:string)
dcterms:issued	1990 (xsd:gYear)
rdfs:label	Parallelisierung des Viterbi-Decoders: Algorithmus und VLSI-Architektur. (xsd:string)
foaf:maker	<https://dblp.l3s.de/d2r/resource/authors/Gerhard_P._Fettweis>
swrc:pages	1-129 (xsd:string)
dc:publisher	VDI-Verlag / RWTH Aachen University, Germany (xsd:string)
owl:sameAs	<http://bibsonomy.org/uri/bibtexkey/phd/dnb/Fettweis90/dblp>
owl:sameAs	<http://dblp.rkbexplorer.com/id/phd/dnb/Fettweis90>
owl:sameAs	<urn:isbn:978-3-18-144410-8>
rdfs:seeAlso	<http://amazon.com/s/ref=nb_ss_gw?field-keywords=978-3-18-144410-8>
rdfs:seeAlso	<https://d-nb.info/920980015>
dc:title	Parallelisierung des Viterbi-Decoders: Algorithmus und VLSI-Architektur. (xsd:string)
dc:type	<http://purl.org/dc/dcmitype/Text>
rdf:type	swrc:PhDThesis
rdf:type	foaf:Document